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サフラテクノ(株)
■FPGAの論理設・検証（Verilog HDL / VHDL）、もしくは、LSIのフロントエンド設計（RTL設計、論理合成、検証）を担当します。ご経験に応じて、設計や要求分析など上流工程をお任せします。 ■昨今では、AIを活用したエッジデバイス向けのファームウェア開発など、最先端分野への対応が加速しています。■入社後一定のスキルを身に着けられた場合、（担当するプロジェクトにもよりますが）フルリモートでの勤務も可能です。
正社員
仙台市、その他宮城県
10:00～ 19:00
年収500～ 700万円
【いずれか必須（10年以上）】<1>FPGAまたはLSIの論理設計経験、<2>Verilog HDL、もしくは、HDDL の使用経験 <3>論理合成およびシミュレーションツールの使用経験（Vivado, Quartus, Synopsys DC, VCS な
ど）■弊社のエンジニアは、エンジニア歴20年以上の社員が多く、高品質な設計を提供することで、お客様から高い評価を得ています。
